在尋求保持摩爾定律繼續生效的過程中，您可能會想要進一步縮小晶體管，直到最小的部分只有一個原子厚。但不幸的是，這不適用於硅，因爲它的半導體特性需要第三維。但是有一類材料可以充當半導體，即使它們是二維的。一些最大的芯片公司和研究機構的新結果表明，一旦達到硅的極限，這些 2D 半導體可能是一條很好的前進道路。 

本周在舊金山舉行的 IEEE 國際電子設備會議上，英特爾、斯坦福和台積電的研究人員針對制造 2D 晶體管最棘手的障礙之一提出了單獨的解決方案：半導體相遇處的電阻尖峰金屬觸點（sharp spikes of resistance at the places where the semiconductor meets metal contacts）。與此同時，imec 的工程師展示了他們如何爲這些新型材料的商業級制造掃清道路，並展示了未來二維晶體管可能有多小。北京和武漢的研究人員也構建了最先進類型的硅器件的二維等效物。

“硅已經達到極限，”斯坦福大學電氣工程教授Krishna Saraswat說 。“人們聲稱摩爾定律已經結束，但在我看來情況並非如此。摩爾定律可以通過進入第三維來繼續。” 爲此，你需要二維半導體或類似的東西，Saraswat說，他與斯坦福大學教授Eric Pop和台積電的H.-S.Philip Wong在 3D 芯片上做研究。由於它們有可能縮小到小尺寸和相對較低的處理溫度，二維半導體可以構建在多層中。

二維半導體屬於一類稱爲過渡金屬二硫屬化物的材料。其中，研究得最好的是二硫化鉬（molybdenum disulfide）。另一個這樣的2D材料是二硫化鎢（ tungsten disulfide），它擁有比MoS2更快的速度。但在英特爾的實驗中，MoS 2的設備是更優越的。

或許二維半導體面臨的最大障礙是與它們建立低電阻連接。這個問題被稱爲“Fermi-level pinning”，這意味着金屬觸點和半導體的電子能量之間的不匹配會對電流產生高阻勢壘。這種肖特基勢壘的產生的原因是因爲界面附近的電子流入量材料，留下一個電荷耗盡的區域來抵抗電流。現在的目標是使該區域變得微不足道，讓電子可以毫不費力地穿過它。

Saraswat 的學生Aravindh Kumar在 IEDM 上提出了一個解決方案。在之前的研究中，金是與 MoS2 形成晶體管的首選觸點。但是沉積金和其他高熔點金屬會損壞二硫化鉬，使屏障問題變得更糟。因此，Kumar 試驗了熔點在數百攝氏度以下的銦和錫。

沉積黃金會破壞二維半導體。但銦和錫不會造成損害。

但這些值太低，以至於這些金屬會在芯片加工和封裝過程的後期熔化，這會使芯片暴露在 300-500 攝氏度的溫度下。更糟糕的是，金屬在加工過程中會氧化。在試圖解決後一個問題的同時，Kumar 修復了前者。答案是將低熔點金屬與金合金化。銦或錫首先沉積在 MoS 2 上，保護半導體，然後用金覆蓋以遠離氧氣。該過程產生了具有 270 歐姆-微米電阻的錫金合金和具有 190 歐姆-微米電阻的銦金合金。並且這兩種合金都應該在至少 450 攝氏度下保持穩定。

台積電和英特爾這兩個晶圓制造競爭對手則分別找到了不同的解決方案——銻。台積電企業研究部低維研究經理 Han Wang 解釋說，這個想法是通過使用半金屬作爲觸點材料來降低半導體和觸點之間的能壘。半金屬（Semimetals：例如銻）就像它們位於金屬和半導體之間的邊界並且具有零帶隙的材料。由此產生的肖特基勢壘非常低，這就使得台積電和英特爾設備的電阻都很低。

台積電此前曾與另一種半金屬鉍合作。但它的熔點太低。曾與斯坦福大學的 Wong 合作過的 Wang 說，銻更好的熱穩定性意味着它將與現有的芯片制造工藝更兼容，從而產生更持久的設備，並在芯片制造工藝的後期提供更大的靈活性。台積電首席科學家。

imec探索邏輯項目經理Inge Asselberghs表示，除了制造更好的設備外，imec 的研究人員還對尋找在商用 300 毫米硅晶圓上集成 2D 半導體的途徑感興趣。使用 300 毫米晶圓，imec 探索 2D 設備最終可能會變得多小。研究人員使用二硫化鎢作爲半導體，形成了雙柵極晶體管，其中 WS 2夾在控制電流流過的頂部和底部電極之間。通過使用圖案化技巧，他們設法將頂柵縮小到 5 納米以下。該特定設備的性能並不是特別好，但研究指出了改進它的方法。

另外，在本周晚些時候公布的研究中，imec 將展示 300 毫米兼容工藝優化步驟，以通過包括鋁酸釓夾層（gadolinium aluminate interlaye）等來改善 MoS 2晶體管特性。

Imec制造了柵極長度小於5納米的二硫化鎢晶體管。

雖然像imec這樣的雙門器件是二維研究的標準，但北京大學和武漢國家強磁場中心（Wuhan National High Magnetic Field Center）的工程師更進一步。今天的硅邏輯晶體管（稱爲 FinFET）具有一種結構，其中電流流過硅的垂直鰭片，並由覆蓋在鰭片三側上的柵極控制。但是，爲了繼續縮小設備的尺寸，同時仍然驅動足夠的電流通過它們，領先的芯片制造商正在轉向納米片設備。在這些中，半導體帶堆疊起來；每個四面都被大門包圍。由Yanqing Wu領導的北京研究人員 使用兩層 MoS 2模擬了這種結構. 事實證明，該設備不僅僅是其各部分的總和：與其單層設備相比，2D 納米片的跨導要好於兩倍以上，這意味着對於給定的電壓，它驅動的電流是兩倍多。

英特爾模擬了堆疊式二維設備的更極端版本。它的研究人員使用六層 MoS 2和只有 5 納米的柵極長度，而不是北京設備的兩層和 100 納米。與具有相同垂直高度和 15 納米柵極長度的模擬硅器件相比，二維器件封裝了兩個更多的納米片並且性能更好。盡管電子通過 MoS 2 的速度比通過硅的速度要慢，並且接觸電阻要高得多，但所有這一切都是如此。

隨後，Wu和同事又朝着模仿硅器件制造商的近期計劃邁出了一步。根據定義，CMOS 芯片由成對的 N-MOS 和 P-MOS 器件組成。作爲將更多設備塞入同一硅片區域的一種方式，芯片制造商希望將這兩種類型的設備堆疊在一起，而不是並排排列。英特爾在去年的 IEDM 上展示了這種稱爲互補 FET (CFET)的硅器件 。Wu 的團隊通過用二硒化鎢替換堆疊器件中的 MoS 2層之一來嘗試相同的方法。然後，通過修改源極和漏極之間的連接，2D CFET 變成了一個反相器電路，其佔位面積與單個晶體管基本相同。

在二維半導體在大規模制造中獲得一席之地之前，顯然還有很多工作要做，但隨着接觸電阻的進展和新實驗顯示的潛力，研究人員充滿希望。